第二階段‧練習

第二階段：
將「除法機」修改為「乘法機」之混合模式設計，以 Verilog 設計並模擬。


乘法機的電路結構：



由除法機所作的修改主要有：
1. ALU控制線─ALU 在 IDLE 狀態時，輸出為0。
　　　　　　　ALU 在 COMPUTE狀態時，將 r1 與 x 相加。
2. 將r2功能改為"減1"。


乘法機 (混合模式) ASM圖：

上圖CONPUTE狀態中的incr2寫錯，應為decr2。

ASM圖說明：
1. 在IDLE狀態時：
　r1寫入ALU資料，r2寫入y值。(ldr1、ldr2=1)
　aluctrl控制ALU輸出0，主要是將r1清為0。
2. 在COMPUTE狀能時：
　r3←r1+x。(ldr3=1、muxctrl=0、aluctrl='ADDITION)
　r2←r2-1。(ldr2=0、decr2=1)


模擬波形圖如下：